岗位职责：
1.根据产品spec，定义和设计模块结构并编写design spec；
2.使用Verilog编写逻辑模块的RTL级代码;
3.工作地点：南京中胜地铁站
岗位要求：
1.有扎实的数字专业知识，熟悉集成电路设计流程、方法和工具；
2.精通Verilog/VHDL，TCL，PERL等语言，能够根据spec编写代码，仿真验证；
3.熟悉主流EDA软件，完成仿真，综合，时序分析及形式验证；
4.能熟练使用FPGA开发工具，有FPGA的调试经验；
5.具有较强的学习能力、独立工作能力、良好的沟通能力和团队协作精神;
6.电子工程、计算机或微电子等相关专业，统招全日制硕士，3年以上工作经验.
